應屆畢業(yè)生
大專
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職位描述
該職位還未進行加V認證，請仔細了解后再進行投遞！
崗位職責：
1.負責模擬電路的版圖設計、版圖驗證，例如：DRC/LVS/ERC；
2.與設計工程師充分溝通，確保完全理解設計對版圖的要求；
3.相關文檔的撰寫；
4.先進工藝模擬版圖或BCD工藝模擬版圖經驗值優(yōu)先。
職位要求：
1.微電子、電子工程專業(yè)本科以上學歷；
2.一年以上IC layout經驗，有先進工藝模擬版圖經驗者優(yōu)先；
3.能熟練使用主流IC版圖設計工具，如Virtuso、Laker等、版圖驗證工具，如calibre，能看懂不同Foundry的DRC/LVS rule file；
4.熟悉模擬/數模混合電路的版圖設計方法和技巧，能高質量獨立完成大規(guī)模的模擬模塊版圖設計；
5.熟悉集成電路CMOS工藝流程以及電路基礎知識；
6.具有良好的溝通能力和團隊合作精神。
1.MSEE,at least 1 year PR experience for engineer,3 years for senior engineer
2.Knowledge about PR,STA,DRC,LVS
3.Familiar with ICC,Encounter,PT,Calibre etc. EDA tools.
4.Skill in tcl/perl scripts
5.Better to have 65/40/28nm experience
注：聯系我時，請說是在蘿崗人才網上看到的。
工作地點
地址：深圳龍崗區(qū)深圳-龍崗區(qū)坂田
求職提示：用人單位發(fā)布虛假招聘信息，或以任何名義向求職者收取財物（如體檢費、置裝費、押金、服裝費、培訓費、身份證、畢業(yè)證等），均涉嫌違法，請求職者務必提高警惕。
職位發(fā)布者
HR
廣州思信電子科技有限公司
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電子技術·半導體·集成電路
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200-499人
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公司性質未知
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上海張江高科技園區(qū)祖沖之路2305號b幢610室
